Samsung accélère la mémoire pour l'IA : du HBM4E au saut vers le vrai 3D

Le goulot d'étranglement de la mémoire en IA

Samsung a présenté sa stratégie pour surmonter ce que l'entreprise appelle le « mur numérique de mémoire » créé par les charges de travail d'IA. La feuille de route inclut des avancées à la fois en mémoire à haute bande passante (HBM) et en NAND flash, toutes organisées autour d'architectures 3D et d'une intégration plus étroite avec les accélérateurs.

Le point de départ est net : l'infrastructure IA actuelle est déjà tendue pour supporter environ 100 tokens par seconde et par utilisateur en 2026. Samsung projette qu'en 2030 ce chiffre atteindra 1 000 tokens par seconde et par utilisateur. C'est une multiplication par dix en moins de cinq ans. Les systèmes de mémoire devront évoluer proportionnellement.

HBM4E et l'horizon immédiat

Le HBM4E est le point de départ de la stratégie de Samsung. Il est déjà en phase d'échantillonnage avec des partenaires clés de l'écosystème. Il utilise une die de base en 4 nanomètres, multiplie par quatre le nombre de vias traversant le silicium (TSV) et emploie un packaging avancé avec plus de 300 000 microbumps et des espacements plus serrés entre connexions pour améliorer la fiabilité et la gestion thermique.

Samsung estime que la HBM représentera plus de 50 % des ventes de DRAM en 2030. Le cycle de développement de la HBM s'est accéléré plus que celui de toute autre technologie mémoire, selon Leno Park, vice-président des solutions flash chez Samsung Electronics.

Le saut vers HBM5 et la véritable architecture 3D

L'étape suivante est le HBM5, qui utilisera une die de base en 2 nanomètres construite avec des transistors gate-all-around (GAA) et raccourcira les distances du canal de l'interposer pour améliorer la signalisation E/S entre la die de base et l'accélérateur.

Mais le plus significatif est le concept que Samsung appelle zHBM : une architecture qui abandonne le design 2.5D actuel côte à côte pour placer l'accélérateur d'IA directement sur l'empilement HBM, comme une structure de domaine 3D véritable unique. En réduisant la distance que doivent parcourir les données entre processeur et mémoire, cette architecture améliore la bande passante et l'efficacité énergétique tout en réduisant les contraintes thermiques.

Samsung affirme qu'une interface de nouvelle génération intégrant le zHBM pourrait délivrer environ huit fois les performances du HBM5, plus de dix fois la densité mémoire, trois fois l'efficacité énergétique et moins de la moitié de la résistance thermique. Ces chiffres nécessitent toutefois un co-développement étroit avec des partenaires d'accélérateurs.

Au-delà de la HBM : la stratégie NAND

Samsung a également introduit zNAND-O, un concept de NAND de nouvelle génération destiné à l'IA en edge et à d'autres environnements intensifs en données. Construite sur la technologie V-NAND de Samsung, l'architecture vise à combiner efficacité d'espace, performances E/S améliorées, efficacité énergétique et latence réduite en raccourcissant la distance que doivent parcourir les données entre processeur et mémoire.

La dixième génération du V-NAND TLC de Samsung comptera plus de 400 couches et une réduction latérale de 11 %, tandis que la densité mémoire a augmenté d'environ 58 %. Selon Park, les modèles d'IA deviennent de plus en plus grands et l'architecture mémoire conventionnelle ne pourra pas suivre. « Après 2029, nous avons besoin d'une technologie révolutionnaire pour surmonter le mur numérique de mémoire », a-t-il affirmé.

Où cela converge avec le hardware intelligent

Le problème que Samsung décrit est réel à toute échelle. Ce n'est pas seulement dans les centres de données que la mémoire devient un goulot d'étranglement. Lorsque vous concevez du hardware qui a besoin d'intelligence conversationnelle ou de décisions rapides en edge, l'équilibre entre ce qui tient en mémoire et ce qui met du temps à arriver via un réseau reste fondamental.

Les optimisations d'architecture que Samsung décrit — réduire les distances, améliorer l'intégration, rejeter le design 2.5D pour une architecture véritablement 3D — sont des principes qui s'appliquent à tout niveau de hardware, des centres de données aux microcontrôleurs. La pression générée par l'IA n'est pas seulement quantitative, elle est structurelle.

Chez bitbitbla, nous travaillons avec ce même défi sur du hardware petit : comment orchestrer une intelligence agentique sur des appareils aux ressources limitées. Si vous avez de la place pour un microcontrôleur, vous pouvez avoir une voix intelligente. C'est possible parce que les architectures efficaces comptent à toute échelle. Les décisions que Samsung prend aujourd'hui sur la façon de déplacer les données entre mémoire et processeur sont le même type de décisions qui définissent la conception d'un produit aux capacités conversationnelles en edge.

Source : EE Times.